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晶體管的持續微縮化對我們的日常生活有著超乎尋常的影響力。回想1997年，IBM所制造的巨型超級計算機“深藍”重量達到1.4噸，運算能力為11.38 GFLOPS 。“深藍”在六局國際象棋大賽中擊敗了著名的俄羅斯國際象棋大師卡斯帕羅夫。而如今，“深藍”所擁有的運算能力在一部智能手機中就能實現，例如，iPhone 4S所采用的A5處理器的運算能力就能達到16 GFLOPS。2011年，IBM的沃森(Watson)超級計算機由10個機架的IBM Power 750服務器組成，配備15TB的隨機存取儲存器(RAM)以及2,880個處理器，運算總能力達到80 TFLOPS，在《危險邊緣》戰勝了兩位最優秀的節目冠軍。你能想象在10年內，我們手上的移動設備就能夠擁有同樣的計算能力嗎?這并不是天方夜譚，不過這一進程嚴重依賴于在實現摩爾定律的基礎上，人們所進行的晶體管微縮化努力。

微縮化涉及兩大任務：將晶體管的尺寸做到更小，以減少成本/功能并改善性能與功耗。從以往的歷史來看，人們在每一個新的技術節點上都能同時達到密度與性能目標。在工藝向32nm節點技術發展的過程中，在每一代技術中人們都成功而精確地同時實現了集成電路面積的微縮與晶體管密度的翻倍的目標。然而，人們仍然經常需要在性能、功耗以及密度/面積這些因素之間進行權衡。工程師們也在開發彌合代際差別的解決方案方面表現出驚人的創造性。

目前，人們在克服這些技術極限方面已經取得了一些突破性進展。在材料方面，其中一項重大改進是High-K材料的引入為柵極絕緣層微縮化所帶來的改善。應變的引入能提升載流子的遷移率，抵消柵氧化層和柵長度減少所導致的有限增益。在功率方面，供電電壓降低的速度遠遠落后于微縮化理論所需的規劃值。因此，多核處理器、多閾值電壓(multi-Vt)、復雜的功耗管理策略便應運而生。如今，光刻技術正日益成為突破技術限制的羈絆。超紫外線技術(EUV)和在28nm及以下工藝中采用193nm波長的技術被推延，催生了浸沒式光刻以及多重光刻技術，即人們所熟知的雙重圖形曝光技術(double patterning)。可以預見的是，在14nm節點上，三重曝光技術的采用將在所難免。

正是人們的不斷地創新才讓各種產品遵循著摩爾定律而不斷向前發展。微縮化技術的發展史就是一部創新的歷史，絕不是簡單地重復。最近在22nm納米技術上取得重大突破技術則是英特爾的3D器件架構。這充分表明全耗盡晶體管能夠通過在相同面積上集成更多晶體管，從而改善集成電路性能和/或降低功耗，是一種卓越的解決方案。

全耗盡晶體管與傳統的晶體管在結構上的區別在于，前者的溝道并不由其摻雜程度(doping level)定義，而是由其物理尺寸(physical dimensions)定義，邊界由氧化物材料構成。這種結構在設計上的獨特性改善了溝道的柵控制，提高了性能并縮短了柵的長度。此外，由于溝道定義不再受限于溝道的摻雜程度，全耗盡技術提供了另外一種選擇，既采用未摻雜溝道。這樣就能降低變異性，并提升載流子的遷移率。在當前的電子科技條件下，溝道摻雜是導致變異性的主要源頭，而提高載流子的遷移率將提高驅動電流，并提高工作頻率。

業界公認，全耗盡晶體管能夠至多支持到10nm節點工藝，仍能保持可接受的靜電性能(最低可至7nm)。因此，該技術基本可以繼續推動微縮化，直到2020年。

目前已經有兩種可以實現的全耗盡晶體管結構：FinFET和全耗盡平面晶體管技術(FD-SOI)。無論是在SOI上或bulk基板上都能制造FinFET。

經證明，在微縮尺寸下FinFET架構能夠滿足高性能/低功耗的需求。然而，FinFET要求進行量化電路設計，每個晶體管僅能擁有數量有限的鰭片。在平面設計中人們可采用不同尺寸的晶體管(從幾十納米到微米級)，而在FinFET上則只能選擇采用一個或若干個鰭片。當前，由于光刻技術要求重復曝光以獲得精確的印刷效果，這局限了設計的發揮。正是因為在當前技術條件下的光刻才是主要的技術限制，因此FinFET的量化對并不是最主要的設計障礙。然而，一旦光刻技術有所改善(如可望引入的EUV技術)，當前這種很小的設計影響將會在平面FD-SOI技術對陣FinFET技術的過程中，轉化成前者對后者的巨大優勢。

所有的全耗盡結構都對溝道結構非常敏感，尤其是當溝道是非摻雜的時候。從這一點來說，SOI基板能夠帶來獨一無二的極低物理變異性(Physical variability)—— 圖2顯示SOI基板的一致性誤差小于0.5nm，且目前已經實現大量生產。而在FinFET的條件下，FD-3D基板不僅確保了優秀的鰭片高度可復制性，而且確保了高效的鰭片定義流程(fin-definition process)，與同類的bulk設計相比實現了大幅度的簡化。在FD-SOI的例子中，FD-2D基板甚至可以實現那些對厚度控制要求最為嚴苛的技術。與FinFET相比，平面FD-SOI可實現與所應用基底偏壓動態適應的，良好的功耗優化。此外，在氧化埋層下方的參雜接地面也提供了一種多閾值電壓管理的有效選擇。

圖2顯示出Soitec先進的基板厚度的一致性，誤差低于0.5nm。目前的生產線能夠生產帶有各種點的基板，所有的晶圓的誤差都控制在+/- 0.5nm范圍內。這些基板已經可以在全耗盡時代實現CMOS的進一步微縮化。