為了兼具可擴充性以及數(shù)據(jù)處理速度，對于各種應(yīng)用如：影像數(shù)據(jù)偵錯、視訊數(shù)據(jù)壓縮、音效數(shù)據(jù)增益、馬達控制等，可程序化數(shù)據(jù)處理模塊(Programmable Data Processing Module)都是當前時勢所需。
以影像數(shù)據(jù)偵錯模塊為例，一個可程序化邏輯門陣列(FPGA)是必備的主要組件，硬件工程師可在這個組件中使用硬件描述語言(Hardware Description Language, HDL)撰寫適合客戶需求的算法。若是需要修改或新增功能，則可修改HDL程序，再對FPGA芯片重新燒錄，無須對硬件板卡做任何重新加工或是重新設(shè)計的動作，就可以達到需求。
在處理的數(shù)據(jù)量越來越大的情形下，所需的暫存內(nèi)存容量隨之增大，以往的先進先出隊列(First-In-First-Out, FIFO)沒辦法符合其高速度與容量的需求，許多硬件工程師轉(zhuǎn)往思考隨機存取內(nèi)存(Dynamic Random Access Memory, DRAM)的使用可能性。
隨機存取內(nèi)存具備可快速存取、可依照設(shè)計者規(guī)劃使用空間、大容量等優(yōu)點，但是內(nèi)存數(shù)組需要重新充電(Re-Charge)，甚至在雙倍數(shù)據(jù)速率同步動態(tài)隨機存取內(nèi)存(Double Data Rate SDRAM, DDR SDRAM)有數(shù)據(jù)相位同步等不易控制的問題，不如FIFO使用容易。因此，在使用FPGA芯片設(shè)計上，搭配其供貨商所提供的RAM控制智財(Intellectual Property, IP)，再加上硬件工程師所開發(fā)的控制邏輯，是當前數(shù)據(jù)控制存取的趨勢。
筆者的構(gòu)想是在此DRAM Controlling IP上再加上一層包裝(Wrapper)使之擁有FIFO接口，成為一多端口內(nèi)存存取控制(MPMA: Multi-Port Memory Access)技術(shù)。既可以保有大容量、存取速度快等優(yōu)點，亦可保有FIFO接口容易的優(yōu)點。在設(shè)計過程中，DRAM空間可隨使用者定義而擁有更高的彈性。如圖一，此DRAM擁有兩個寫入端口以及兩個讀出端口。對于每個寫入端口，其數(shù)據(jù)可以連續(xù)的從起始地址連續(xù)寫入，直到結(jié)束地址之后，再從起始地址繼續(xù)寫入，成一循環(huán)式(Circular)寫入方式。對于每個讀出端口，其數(shù)據(jù)讀出的方式可使用類似于循環(huán)寫入的方式，而且只要寫入到內(nèi)存的數(shù)據(jù)數(shù)量比讀出的數(shù)據(jù)數(shù)量多，則此方式是合理的類FIFO存取方式。
圖一：有兩個Writing Port和兩個Reading Port的DRam控制槽
MPMA如何使用于數(shù)據(jù)處理模塊
許多大量資料運算處理的應(yīng)用上，需要極大的資料暫存，相對應(yīng)于一個4K-Byte FIFO的價格，其實可以買一個32M-Bit DRAM顆粒綽綽有余。不過，就如前述，其不方便的存取控制是一大問題。所以在撰寫FPGA里的HDL算法時，借重其FPGA供貨商所提供的IP為一個解決方案。圖二為在一個FPGA中，借重其供貨商所提供的DRAM控制IP來做設(shè)計的示意圖。
圖二：使用DRAM控制IP從而使用者可以存取數(shù)據(jù)
對于所需處理的數(shù)據(jù)量重復(fù)性偏高的應(yīng)用，例如圖三的影像原始數(shù)據(jù)用影像偵錯處理算法來偵測P4點是否錯誤，需要它周圍的8個點當作參考數(shù)據(jù)來對比，若是使用FIFO，可能沒辦法同時暫存到此三條線(Line)的數(shù)據(jù)，所以使用DRAM暫存大量的數(shù)據(jù)，以提供硬件的算法所需要時可以存取到大范圍的數(shù)據(jù)。
圖三：影像原始數(shù)據(jù)點數(shù)組
