發布日期：2022-07-15 點擊率：30
集成軟件環境(ISE 6)是賽靈思公司最新版本的業界領先邏輯設計工具,專注于提供可用于PLD設計的優越性能。這種前沿的性能有助于設計者獲得高質量的設計結果,并能顯著地縮短設計時間、降低設計成本。
ISE 6具有簡化設計流程的特性,采用的技術包括:
* 時序驅動映射:一種ISE映射選項,能使高密度設計提高多達30%的性能；
* ASIC到FPGA的轉換工具
* 集成到ISE中的一系列高密度設計選項
ISE 6可為可編程邏輯設計提供快速的點擊按扭式操作,這能夠幫助消除工程設計瓶頸。
降低潛在的器件成本
ISE 6增加了新的時序驅動映射選項,該選項有助于在FPGA設計中(特別是當目標器件利用率已超過90%時)獲得更高性能。時序驅動映射是ISE物理綜合的下一代增強功能,它將布局與為Virtex-II、Virtex-II Pro和Spartan-3器件而封包的邏輯片整合起來,以改善“不相關的邏輯”的布局質量。
在最近的測試基準平臺中,時序驅動映射在包含嚴格時序約束的大規模、高利用率的設計上得到了測試(對比標準映射和布局布線流程)。結果隨著設計中許多因素而變化,然而時序驅動映射還是表現出平均高出30%的更佳設計性能。
這個優勢使ISE 6用戶能夠繼續使用他們選擇的器件,即使該器件的利用率直逼90%或更高,而此時市場上的其它工具可能早已不得不迫使設計采用更大因而也更昂貴的器件。
簡化ASIC到FPGA的轉換
最近幾年,ASIC設計項目數量急劇減少,許多項目已轉向FPGA作為邏輯實現手段。通過高級支持幫助這些項目的工程師從ASIC設計流程轉變過來已成為ISE發展中優先考慮的事情,于是許多可實現幫助的工具應運而生。
從設計流程的前端開始,設計者就可利用許多已有的ASIC代碼檢查工具來檢驗HDL源代碼。賽靈思公司為Synopsys LEDA VHDL和Verilog “linting”工具推出了一套FPGA專用庫。該庫對Synopsys注冊用戶是免費的,設計者可用它們配置已有的LEDA檢驗器。它們還包含了關鍵的代碼風格規則,該規則有利于確保HDL源代碼質量并優化針對FPGA的實現。
ISE布局和布線工具也有助于保證高效的實現。布局和布線工具在如何能改變HDL源代碼以減小設計規模和實現結果方面提出交互式的建議。這些建議有助于更高效地利用FPGA源代碼,節省整體設計空間。
ISE設計流程還支持一些ASIC設計者為驗證而投資購買的技術。例如,形式驗證是最初在ASIC設計領域中采用的一種技術。這種結構化等效性比較技術能大大提高驗證速度,通常作為更加傳統的HDL仿真方法的替代選擇(特別是在密度更高的設計中)。這些形式驗證工具也可與ISE一起工作,進行基于FPGA的設計,因此如果設計者正在使用Synopsys的 Formality、Cadence的Conformal Equivalence Checker、明導資訊的Formal Pro或者Prover eCheck,那么設計者同樣可在賽靈思的 FPGA設計中使用形式等效性檢查。
利用集成在ISE內的高密度設計選項,設計者也能減少設計時間并降低項目成本。這些選項包含在ISE內,能加快設計周期并提高編譯速度,所有賽靈思用戶可免費使用。
區域映射和平面布局
ISE包括兩個平面布局選項: 管腳分配和約束編輯器(PACE,如圖1所示)和ISE平面布局器。分層平面布局工具PlanAhead也是一個可選項,需單獨購買,該設計工具已直接集成到ISE設計流程中。
這些工具允許設計者對邏輯進行分組并將這些邏輯組與目標FPGA的某個區域關聯。區域映射是一種快速的解決方法,可將設計的關鍵區域結合在一起,可通過源代碼(如購買的IP)將HDL關聯起來,或者高效地復用早期項目中的HDL。優良的平面布局有助于加快設計周期并優化設計性能。
增量設計和模塊化設計
ISE還包含能減少75%重實現時間的增量設計技術。增量設計以設計布局為起點,然后實現或完成綜合、布局和布線環節。如果需要進行后續的修改,增量設計只處理受修改影響的區域,保持其他完整的設計區域不變,繼而大大縮短重實現時間。增量設計在時常有調試和設計變化的驗證階段非常有用。
模塊化設計是包含在ISE里的另一個選項,支持團隊設計環境。模塊化設計允許團隊管理者將高密度設計任務劃分為一個個的模塊。每個設計團隊都可用整套ISE設計工具獨立完成各自的模塊設計。模塊化設計對高密度設計運用了“分而攻之”的策略,讓各團隊高效地并行工作,加快完成整個項目的進度。
作者:Lee Hansen
高級產品市場經理
Email: @
賽靈思公司
圖1:管腳分配和約束編輯器(PACE)。
